SystemVerilog

SystemVerilog用于设计与验证，有哪些好处？

由 judy 提交于周一, 17 三月 2025 - 10:10

作为硅片上的舞者，人类科技发展的灵魂工程师，我们在IC设计或者FPGA开发过程中，通过Verilog或SystemVerilog硬件描述语言

FPGA的综合和约束的关系

由 judy 提交于周三, 3 七月 2024 - 09:15

为了仿真SystemVerilog网络列表，需要每个组件的仿真模型。目标ASIC或FPGA供应商将提供用SystemVerilog编写的仿真库

AMBA AHB总线

由 judy 提交于周四, 4 一月 2024 - 15:06

本篇将带大家认识一下使用SystemVerilog描述的代码示例中的AHB总线信号接口以及工作时序。

验证必备：AMBA4 SystemVerilog Asseration

由 judy 提交于周四, 4 五月 2023 - 09:54

今天给大家推荐下ARM自家所推出的BP063 AMBA4 SVA组件

SystemVeirlog的全面支持是开发商用仿真器的第一道门槛。市面上可以找到不少基于纯Verilog的仿真器，但是真正能完整支持SystemVerilog 的仍然屈指可数。如何全面地支持SystemVerilog语言，是开发仿真器的一个重要任务。

Xilinx SystemVerilog 中的联合体 (union)

由匿名提交于周五, 17 十二月 2021 - 10:23

SystemVerilog 中新增了一种数据类型，即联合体。联合体支持您以多种不同方式来引用数据中的某一部分。本文将介绍联合体的使用方式以及综合工具针对联合体的处理方式。

使用SystemVerilog简化FPGA中的接口

由 judy 提交于周一, 10 八月 2020 - 09:58

FPGA工程师们应该都会吐槽Verilog的语法，相当的不友好，尤其是对于有很多接口的模块，像AXI4/AXI-Lite这种常用的总线接口，动不动就好几十根线，写起来是相当费劲。当然现在Xilinx推荐使用纯bd文件的方式来设计FPGA，这样HDL代码就会少了很多

使用SystemVerilog简化FPGA中的接口

由 judy 提交于周二, 21 七月 2020 - 09:47

FPGA工程师们应该都会吐槽Verilog的语法，相当的不友好，尤其是对于有很多接口的模块，像AXI4/AXI-Lite这种常用的总线接口，动不动就好几十根线，写起来是相当费劲。当然现在Xilinx推荐使用纯bd文件的方式来设计FPGA，这样HDL代码就会少了很多。但我们大多数的工程还是无法避免使用HDL来连接两个module