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【干货】PCB Layout设计规范-通用篇

cathy /

<strong>1、主要目的</strong>

1.1、规范PCB的设计流程。

1.2、保证PCB设计质量和提高设计效率。

1.3、提高PCB设计的可生产性、可测试性、可维护性。

<strong>2、适用范围</strong>

适用于所有PCB设计人员。

<strong>3、PCB设计前准备</strong>

3.1、准确无误的原理图包括电子档和书面说明文件。

3.2、正式BOM表。对于封装库中没有的元件硬件工程师应提供元件的数据资料或实物,并指定引脚的定义顺序。

3.3、提供PCB大致布局图或重要单元、核心电路摆放位置。提供PCB结构图,应标明PCB外形、安装孔、定位元件、禁布区等相关信息。

3.4、要求说明

3.4.1、设计要求说明

a)标明1A以上大电流元件、网络。
b)标明模拟小信号等易被干扰信号。
c)标明重要的时钟信号、差分信号以及高速数字信号。
d)标明其它特殊要求的信号。
e)标明强电弱电电路。

3.4.2、PCB特殊要求说明:

PCB板layout的12个细节

cathy /

<strong>1.贴片之间的间距</strong>

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贴片之间的间距既不能太大(浪费电路版面),也不能太小,避免焊锡膏印刷粘连以及焊接修复困难。

间距大小可以参考如下的规范:

■ 相同器件:≥ 0.3mm
■ 不同器件:≥ 0.13×h+0.3mm(h为周围近邻与器件最大高度差)
■ 手工焊接和贴片时,与器件之间的距离要求:≥ 1.5mm。

<strong>2、直插器件与贴片的距离</strong>

10年老司机倾囊相授,贴片晶振的PCB layout需要注意哪些?

cathy /

晶振有两个比较重要的参数,频偏和温偏,单位都是PPM,通俗说,晶振的标称频率不是一直稳定的,某些环境下晶振频率会有误差,误差越大,电路稳定性越差,甚至电路无法正常工作。

所以在PCB设计时,晶振的layout显得尤其的重要,有如下几点需要注意。

✔ 两个匹配电容尽量靠近晶振摆放。

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✔ 晶振由石英晶体构成,容易受外力撞击或跌落的影响,所以在布局时,最好不要放在PCB边缘,尽量靠近芯片摆放。

✔ 晶振的走线需要用GND保护好,并且远离敏感信号如RF、CLK信号以及高速信号。

✔ 在一些晶振的PCB设计中,相邻层挖空(净空)或者同一层和相邻层均净空处理,第三层需要有完整的地平面,这么做的原因是维持负载电容的恒定。

收藏:8个开关电源layout经验!

cathy /

其实对于一个开关电源工程师而言,PCB的绘制其实是对一款产品的影响至关重要的部分,如果你不能很好的Layout的话,整个电源很有可能不能正常工作,最小问题也是稳波或者EMC过不去。

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这是别人家的成品开关电源,模组,今天以这个电源模组的设计重点跟大家聊聊。

<strong>01、经验一:安规走线间距</strong>

这个是写在协议里面的,如果你不按照这个做,耐压测试一定是过不了的,因为高电压,会直接空气击穿。注意保险丝之前的距离是比较远的,要求3mm以上,这就是为啥保险丝都会放在电路最前端的原因。

电路板Layout爬电距离、电气间隙的确定

cathy /

爬电距离:沿绝缘表面测得的两个导电零部件之间或导电零部件与设备防护界面之间的最短路径。

电气间隙:在两个导电零部件之间或导电零部件与设备防护界面之间测得的最短空间距离。即在保证电气性能稳定和安全的情况下,通过空气能实现绝缘的最短距离。

一般来说,爬电距离要求的数值比电气间隙要求的数值要大,布线时须同时满足这两者的要求(即要考虑表面的距离,还要考虑空间的距离),开槽(槽宽应大于1mm)只能增加表面距离即爬电距离而不能增加电气间隙,所以当电气间隙不够时,开槽是不能解决这个问题的,开槽时要注意槽的位置、长短是否合适,以满足爬电距离的要求。

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PCB Layout必须遵循的“33条规矩”!

cathy /

<strong>PCB布线总的原则</strong>

最短路径和减少干扰

PCB布线的总的流程大致如下:

1、了解制造厂商的制造规范-线宽,线间距,过孔要求及层数要求;

2、确定层数并定义各层的功能;

3、设计布线规则-线宽,线间距,过孔大小等;

4、定义不同NET的走线宽度;

5、关键信号走线-电源,时钟,音频,差分,敏感的模拟信号等;

6、其他信号线走线;

7、铺地或铺电源(如有不同的地或电源,还要分割电源和地);

8、DRC检查;

9、对照原理图上连线高亮检查;

10、针对所有丝印进行调整和检查。

<strong>PCB层数选择注意事项</strong>

1、根据电路特点规划层数:

① 高速和低速,模拟和数字,以及所要匹配的阻抗要求;

② 器件的封装及需要散出的核心器件;

③ 抗干扰以及可靠性要求;

④为了开源节流,要在成本上做好把控。

2、根据各层的电流走向及意思,定义各层的功能

3、关闭未用的层数,来方便布局布线

技术博客 I 高速PCB Layout设计指南

cathy 提交于

随着工业上对新型自动化、消费者对无线设备、医疗和航空航天等领域对技术发展的需求日益增长,这些领域对PCB的需求也在不断升级。如果我们能紧跟需求,设计出更小且更复杂的电路板,便能实现PCB设计工具市场的增长。对于PCB设计人员而言,这意味着在设计方面所面临的新挑战比以往任何时候都多。

高速PCB的layout设计基于我们作为PCB设计人员已经掌握的技能。元器件的布局仍需要符合可制造性设计以及测试要求,而走线规划仍将采用行业公认的宽度和间距设计规则。然而,本文提出了我们都需要熟悉的一些更严格的高速电路相关要求和设计实践。我们将对其中部分进行详细说明,帮助您快速理解高速layout设计。

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DDR3 LAYOUT设计规则

526095766_642 提交于

DDR3的设计有着严格等长要求,归结起来分为两类(以64位的DDR3为例): 数据 (DQ、DQS、DQM):组内等长,误差控制在20MIL以内,组间不需要考虑等长;地址、控制、时钟信号:地址、控制信号以时钟作参考,误差控制在100MIL以内,Address、Control与CLK归为一组,因为Address、Control是以CLK的下降沿触发的由DDR控制器输出,DDR颗粒由CLK的上升沿锁存Address、Control总线上的状态,所以需要严格控制CLK与Address/Command、Control之间的时序关系,确保DDR颗粒能够获得足够的建立和保持时间。

<strong>关注等长的目的就是为了等时,绕等长时需要注意以下几点:</strong>

1、确认芯片是否有Pin-delay,绕线时要确保Pin-delay开关已经打开;

2、同组信号走在同层,保证不会因换层影响实际的等时;同样的换层结构,换层前后的等长要匹配,即时等长;不同层的传播延时需要考虑,如走在表层与走在内层,其传播速度是不一样的,所以在走线的时候需要考虑,表层走线尽量短,让其差别尽量小(这也是为什么Intel的很多GUIDE上面要求,表层的走线长度不超过250MIL等要求的原因);